1. Jurnal [Kembali]
2. Alat dan Bahan [Kembali]
- Panel DL 2203C
- Panel DL 2203D
- Panel DL 2203S
B. Alat dan Bahan (Proteus)
1. Power
2. Switch (SW-SPDT)
3.Clock
4.Ground
5.74192
6.74193
8.Logic Probe
3. Rangkaian simulasi [Kembali]
Berdasarkan percobaan, digunakan 2 IC yaitu 74193 dan 74192. Keduanya memiliki beberapa pin yaitu :
· Pin UP : sumber S1 : counter up
· Pin Down : sumber S2 : counter down
· Pin reset : sumber S0 dan S1 : jika keduanya 1 maka counter off
· Pin D0,D1,D2,D3 sebagai input.
Pada percobaan, pin D0 terhubung ke Q0, D1 ke Q1, D2 ke Q2, dan D3 ke Q3.
Untuk mengatue counter menjadi up besar maka pin UP diberi masukan clock dan pin DN diberi logika 1. Jika perhitungan dari besar ke kecil maka dilakukan sebaliknya. Pin PL yang merupakan paralel load yang jika PL aktif maka output akan menghasilkan perhitungan otomatis dan jika PL tidak aktif maka output akan diatur oleh pin D0, D1, D2, dan D3 (keluaran akan diatur secara manual).Pin MR yang merupakan master reset.
5. Video Rangkaian [Kembali]
6. Analisa [Kembali]
1.Analisa output percobaan berdasarkan IC yang digunakan
Pada percobaan 3a, output yang dihasilkan pada kondisi 1 -3 adalah 0 untuk kedua IC, sedangkan output untuk kondisi 4 dimana saat S1 (UP) terhubung ke clock untuk IC 74LS90 melakukan counting dari 0-15, IC 7493 melakukan counting dari 0-9 dan pada kondisi 4 ini counter melakukan perhitungan maju atau up counter, dan pada kondisi 5 dimana saat S2 (DN) terhubung ke clock untuk IC 74LS90 melakukan counting dari 15-0, IC 7493 melakukan counting dari 9-0 dan pada kondisi 5 ini counter melakukan perhitungan mundur atau down counter
2.Analisa hasil percobaan pada kondisi 3 dan 4
Percobaan 3a, kondisi 3 dengan B0, B1, B2, dan B3 bernilai 0, maka output yang dihasilkan juga bernilai 0 karena paralel load aktif yang mana akan mengambil data yang ada pada input paralel (biasanya input D0-D3) yang bernilai 0 sehingga output yang dihasilkan juga akan 0 dikedua IC. Sedangkan pada kondisi 4 ada percobaan 3a, S1 clock yang dihubungkan ke pin UP akan menjadikan kedua IC pada counter melakukan perhitungan secara maju atau sebagian up counter.
Dan pada percobaan 3b, diperoleh bahwa pada kondisi 3 dan 4 output counter ialah 0. Artinya counter tidak melakukan oerhitungan. Hal ini disebabkan karena adakomdisi 3 S3 = 0. Yang mana S3 terhubung ke PLnload yang aktif low. Karena semua data input (D0-D3) di-set ke 0. Maka output yg dihasilkan juga akan 0. Sedangkan pada kondisi 4, S0 yang terhubung ke MR bernilai 1. Yang mana MR atau master reset ini aktif high kehingga akan mereset output menjadi 0.
7. Link Download
[Kembali]
Tidak ada komentar:
Posting Komentar